针孔缺陷下的全硅介质层同轴硅通孔热应力仿真分析

Thermal Stress Simulation Analysis of Coaxial Through-Silicon Via in All-Silicon Dielectric Layer under Pinhole Defect

摘要: 文章以同轴硅通孔(Coaxial Through-Silicon Via, C-TSV)的基本三维模型为基础，研究其发生针孔缺陷时的热应力变化。采用有限元分析法，借助热仿真软件COMSOL搭建对应模型，对处于20℃~120℃工作环境下的模型热应力变化进行仿真。将不同温度载荷下针孔缺陷硅通孔应力变化情况与无缺陷同轴硅通孔同等温度条件下的热应力进行对比。实验表明，针孔缺陷将放大硅通孔在高温载荷下的能量释放与应力形变，最终导致C-TSV发生裂纹现象与材料剥离。本研究对缺陷硅通孔进行建模，并且提出了有效抑制该缺陷的措施，填充了对于缺陷同轴硅通孔在应用领域检测与应对方面的空白。

Abstract: Based on the basic three-dimensional model of coaxial through-silicon via (C-TSV), this paper studies the thermal stress changes when pinhole defects occur. In this study, the finite element analysis method was used to build the corresponding model with the help of the thermal simulation software COMSOL, and the thermal stress change of the model under the working environment of 20˚C ~120˚C was simulated. The stress changes of the pinhole-defective through-silicon vias under different temperature loads are compared with the thermal stress of the defect-free coaxial through-silicon vias under the same temperature conditions. Experiments show that the pinhole defect will amplify the energy release and stress deformation of the through silicon vias under a high-temperature load, which will eventually lead to the crack phenomenon and material peeling of C-TSV. In this study, the defect through silicon via is modeled, and effective measures to suppress the defect are proposed, which fills the gap in the detection and response of the defect coaxial through silicon via in the application field.

1. 引言

随着芯片成本的增大和晶体管数量的增多，构建集成电路芯片组面临的技术难度也趋于困难。在此背景下，三维集成电路的发展与应用逐渐成熟[1]。而硅通孔(Through-Silicon Via, TSV)作为三维集成电路的关键组件，构成了芯片间或晶圆间信号连接的通道，给集成电路提供了更高的性能及密度[2]。与此同时，为了避免芯片堆叠结构导致的高集成度所带来的寄生效应，硅通孔衍生出了不同的结构。其中采用同轴结构的硅通孔(Coaxial Through-Silicon Via, C-TSV)不需要额外的接地TSV，信号传输所产生的电磁场能量只在内外导体之间传输，对信号间的串扰及传输时的损耗具有有效的抑制作用[3]。在高频领域，C-TSV有着广泛的应用。

然而，C-TSV在制造过程中受限于良率等因素，容易产生如开路缺陷、针孔缺陷等结构性故障，一定程度上对3D封装的高性能、高密度和高可靠性产生影响[4]。C-TSV本身为具有多层材料结构特征的圆柱体，自C-TSV中心向外围硅基底依次分布中心导体、绝缘层、介质层、绝缘层和外围导体。考虑到C-TSV的信号传输需求，其中心导体和外围导体通常选用铜来进行填充，而介质层一般选取如Si等的低损耗材料，两者之间由绝缘层相隔[5]。然而，此类材料的热膨胀系数(Coefficient of Thermal Expansion, CTE)相差较大。在制造及应用过程中由于温度变化，C-TSV本身不同材料产生的热应力互相冲突。同时，针孔缺陷C-TSV本身的结构性缺陷也会放大热应力对材料造成的损耗[6]。因此对针孔缺陷C-TSV的热应力仿真分析具有充足的必要性。

本文以C-TSV的理论模型为基础，通过COMSOL软件对针孔缺陷C-TSV进行热应力仿真，搭建多物理场应力耦合模型。通过有限元分析法(Finite Element Analysis, FEA)对在20℃~120℃之间的C-TSV绝缘层与中心导体层接触界面的热应力分布特征及变化趋势进行量化分析，并与无缺陷C-TSV的热应力解析模型进行对比。最终得出针孔缺陷将导致C-TSV中心导体与绝缘层接触部分的应力集中，降低C-TSV结构稳定性且加剧热循环过程中的材料损耗，导致结构裂纹开裂与中心导体铜钟子层元素剥离。最后，提出绑定前检测与优化C-TSV结构及制造工艺的多种方法，对C-TSV针孔缺陷进行抑制。该研究以C-TSV缺陷研究与预防为出发点，对高密度C-TSV的可靠性优化与先进封装技术具有指导意义。

2. C-TSV结构与建模

2.1. C-TSV基本结构

C-TSV通常为圆柱形，外围导体和中心导体经过介质层和隔离层分隔，共同构成同轴结构[7]。在C-TSV应用于高频信号传输时，信号产生的电磁场只存在于内外导体之间，因此可以有效降低电路寄生参数对传输信号的影响。图1为一个标准的C-TSV简化三维视图，其结构由中心导体、管状介质层、绝缘层及外围导体构成，放置于外部的硅衬底中。中心导体与外围导体作为信号传输路径，管状介质层提供电气隔离和机械支持，负责抑制C-TSV工作时的材料损耗，各个结构之间用绝缘层隔离开[8]。在热力学方面，因为C-TSV本身的高密度结构特征，其热应力问题会显著影响其可靠性和性能[9]。

Figure 1. The basic structure view of C-TSV

图1. C-TSV基本结构视图

C-TSV基本制造材料如表1所示，本文所用中心导体及外围导体选取金属Cu材料，管状介质层选用高电阻性材料p型硅(Poly-silicon)，而绝缘层则采用SiO₂材料，这些材料工业生产便利，性能优秀的同时成本也较低。C-TSV的电特性由其导体、介质层、本身的几何结构等决定，本文研究的C-TSV结构参数如表1所示，为广泛应用于工业生产的标准结构。

Table 1. Structural parameters of C-TSV

表1. C-TSV几何结构参数

Name	Material	Parameters
Coaxial TSV	/	Height = 50 μm, Radius = 10 μm
Center Conductor	Copper	Thickness = 5 μm
Outer Conductor	Copper	Thickness = 2 μm
Tubular Dielectrics	Polysilicon	Thickness = 2.8 μm
Isolation Layers	Silicon Dioxide	Thickness = 0.1 μm
Substrate	Silicon	Length = 40μm, Width = 40 μm,

2.2. 针孔缺陷C-TSV结构特征

由于C-TSV的制作过程复杂，需要的关键技术较多，制作过程中良率较低，而针孔缺陷为常见缺陷的一种。工艺制作不完善、材料本身特性及环境因素都有可能造成C-TSV针孔缺陷的生成。比较典型的有介质层沉积时的等离子体化学气相沉积(PECVD)参数失配、原子层沉积(ALD)台阶覆盖率不足、电镀层填充过程中底部铜沉积速率异常，以及阻挡层阴影效应也会造成绝缘层处产生空隙通道。最后，后道退火过程中的热机械应力耦合导致的界面剪切应力、晶圆减薄变形导致的C-TSV周围硅基体错位等同样会导致C-TSV产生针孔缺陷。综上，C-TSV针孔缺陷作为制作过程中的典型工艺诱导缺陷，其发生率高达12%~18%，对C-TSV热机械可靠性及信号传输性能等都会造成严重威胁，属于C-TSV生产制造过程中的关键控制因素。目前针对C-TSV进行针孔缺陷检测的方法多为绑定前检测，具体有环振荡器检测、探针检测、光学显微镜检测等等[10]。然而此类缺陷检测法仍有低检测便携度和高成本的限制，因此建立精确有效的C-TSV热仿真模型是开展C-TSV缺陷检测的必由之路。图2为针孔缺陷C-TSV的理论示意图，空隙部分对C-TSV热力学特性的影响只在于其空隙边缘而与具体的空隙外形无关，出于仿真的可靠性考虑将其设置为一个规则的长方体开口，其长宽高均设置为2 μm，从中心导体Cu穿过绝缘层延伸至硅基介质层。其余几何参数与本文选用的标准C-TSV几何参数一致。

Figure 2. C-TSV structure diagram with pinhole defects

图2. 针孔缺陷C-TSV结构图

2.3. C-TSV的热力学特征参数

C-TSV一般选用Cu作为中心导体及外围导体材料，其具有弹性和塑性双重特性。在其受到外力作用时会发生形变，而当外力消失时形变并不完全恢复，无法恢复的部分就称为塑性形变。当C-TSV工作时，随着外部温度载荷的变化引起Cu的形变，由于绝缘层及硅基介质层的约束其形变受到限制，C-TSV内部产生热应力。

对C-TSV的应力分析通常采用微元法，当材料所受应力小于屈服强度时，由外力产生的应变遵守广义胡克定律，材料处于弹性阶段。应力可以如下表示：

$F=k\left(x_1-x_0\right)=k\Delta x$ (1)

其中k为劲度系数/(N/m)，x₁、x₀为形变量，F即为对应的应力。

引入热膨胀系数后可知三个轴向的应变可以如下所示：

${\epsilon }_x={\epsilon }_y={\epsilon }_z=\alpha T$ (2)

ε代表不同轴向的正应变，α为物体的热膨胀系数，T代表温度的变化量。应力应变和温度变化呈正相关，其中α在不同温度下数值也会发生小幅度变化。

将杨氏模量E和泊松比ν引入，物理的热弹性方程为：

$\{\begin{array}{l}{\epsilon }_x=\frac{1}{E}\left[{\sigma }_x-\nu {\sigma }_y+{\sigma }_z\right]+\alpha \Delta {\rm T}\\ {\epsilon }_y=\frac{1}{E}\left[{\sigma }_y-\nu {\sigma }_x+{\sigma }_z\right]+\alpha \Delta {\rm T}\\ {\epsilon }_z=\frac{1}{E}\left[{\sigma }_z-\nu {\sigma }_y+{\sigma }_x\right]+\alpha \Delta {\rm T}\\ {\gamma }_{xy}=\frac{2\left(1+\nu \right)}{E}{\tau }_{xy}\\ {\gamma }_{xz}=\frac{2\left(1+\nu \right)}{E}{\tau }_{xz}\\ {\gamma }_{yz}=\frac{2\left(1+\nu \right)}{E}{\tau }_{yz}\end{array}$ (3)

γ_xy、γ_xz、γ_yz为剪切应力，该方程描述了固体不同方向上的热弹性应力。其值受到温度、杨氏模量、泊松比等材料特性的共同影响。

3. C-TSV热应力仿真

C-TSV的工艺生产涉及多道精密加工步骤，且工艺参差和参数波动等都会加大C-TSV的测量及评估成本。并且，在目前的C-TSV实时应用过程中仍缺乏有效的无损精确检测手段。因此，现阶段对C-TSV在应用时的热应力演化特性的表征，主要依赖于仿真模拟技术。本文采用有限元法(Finite Element Method, FEM)对C-TSV及针孔缺陷C-TSV进行热应力仿真，系统分析了在20℃~120℃不同温度载荷下的热应力分布特征。并且依据von Mises应力准则，预测针孔缺陷C-TSV是否会导致界面分层及中心导体元素剥离等风险，为工艺优化提供了理论基础。

3.1. C-TSV的有限元模型仿真

本文使用热仿真软件COMSOL对C-TSV进行仿真。C-TSV是十分标准的对称模型结构，选取四分之一或二分之一模型确保精确度的同时提高仿真效率。为了充分模拟C-TSV在硅基圆盘中的受热情况，仿真时在外围施加固定约束模拟硅基衬底，截面内部则施加径向和轴向的位移约束，将C-TSV中心点设置为固定无位移约束。此时的仿真网格设置为0.1 μm，在保证仿真效率的情况下提高了仿真精准度。仿真时分别设置C-TSV的各项材料层系数，其几何参数设置与上文设置的C-TSV几何参数保持一致，热力学参数严格按照表2所示，这些参数分别表明了材料抵抗形变的能力、横向变形系数及随温度改变的体积变化能力。鉴于C-TSV被广泛应用于高频集成电路中会承受周期性热机械载荷，故本文仿真将初始环境温度设为20℃，施加持续的升温载荷直到环境温度达到120℃，整体C-TSV模型为均匀受热，观测其热应力仿真数据。图3为标准的全硅介质层C-TSV在常温环境下的三维建模，图4为其被施加了升温载荷至120℃时的热应力分布图。

Table 2. Thermodynamic parameters of C-TSV at standard ambient temperature

表2. 标准环境温度下C-TSV的热力学参数

标准材料	杨氏模量/GPa	泊松比	热膨胀系数/10^−^6∙K^−^1
Cu	117	0.31	17.7
SiO2	71.7	0.21	0.5
Si	130	0.28	2.36

Figure 3. The stress distribution map of C-TSV at room temperature

图3. C-TSV常温下的应力分布图

Figure 4. The stress distribution map of C-TSV at 120˚C

图4. C-TSV在120˚C下的应力分布图

根据图示信息可知，在常温环境下C-TSV各层应力较小。而在高温环境下，C-TSV应力分布呈典型的梯度分布特征。由于中心导体Cu与介质层的热膨胀系数(CTE)差距较大，径向应力会集中在Cu导体外围界面处产生剥离应力，若剥离应力过高则会引发界面裂纹。此时绝缘层充当应力缓冲的作用，较低的杨氏模量使其易于发生弹性形变，向硅基衬底传递受到的应力。从热膨胀系数的角度，SiO₂绝缘层CTE介于中心导体与介质层之间，中心导体产生的应力梯度传递。因此，具有完整绝缘层的C-TSV在高温载荷下有着良好的热机械可靠性，保证了C-TSV的热循环寿命。

3.2. 针孔缺陷C-TSV的有限元仿真

C-TSV的针孔缺陷主要发生在绝缘层结构，由于C-TSV的同轴特性，中心导体与介质层间、外围导体与介质层间都有可能发生针孔缺陷。由于外围导体与硅基衬底相接，仅起到信号引导接地的作用，所以该处的针孔缺陷对C-TSV电特性与热力学特性影响较低。目前所称的针孔缺陷通常指中心导体与介质层之间绝缘处发生的针孔缺陷。该缺陷的几何特征表征为绝缘层与中心导体间出现互相连通的空隙。图5为针孔缺陷C-TSV的1/2有限元仿真模型，在绝缘层添加了空气空洞，受热方式为均匀受热，空洞内部设置为材料层固定约束，对其施加升温载荷至120℃。图6为该仿真模型在120℃环境温度下的热应力仿真模型，选取受热应力影响较为集中的中心导体与介质层交界界面，记录其热仿真数据。

Figure 5. Stress distribution of C-TSV with pinhole defects at room temperature

图5. 针孔缺陷C-TSV的常温应力分布图

Figure 6. The stress distribution of C-TSV with pinhole defects at 120˚C

图6. 针孔缺陷C-TSV在120˚C下的应力分布图

在120℃的环境温度下，针孔缺陷C-TSV出现明显的非均匀性热应力分布。无缺陷C-TSV受高温载荷时呈现的梯度分布的应力集中在导体与缺陷空隙边缘的交界部分，绝缘层向外围硅基衬底传递应力的能力降低。介质层与绝缘层界面应力增大。

4. 结果与分析

4.1. 热载荷下针孔缺陷C-TSV的应力分析

C-TSV中绝缘层连接中心导体及介质层，介质层采用Si材料，与C-TSV嵌入的硅基晶圆一致。介质层在减少成本的同时降低C-TSV其他材料的层刻蚀难度与沉积难度，受应力影响时可以向硅基衬底分散所受的应力。Si材料相比绝缘层材料SiO₂有更高的杨氏模量，同时有着更低的热膨胀系数，有一定的抵抗变形能力。中心导体材料Cu本身的热膨胀系数较高，施加升温载荷时会产生径向的拉伸应力。这一应力促使Cu种子层发生形变，与绝缘层的交界部分产生层面裂纹，而与空洞相接触的部分则会造成Cu种子层的剥离，造成中心导体损耗。图7为针孔缺陷C-TSV与无缺陷C-TSV受升温载荷时的应力变化对比，选取的部位为受影响程度最深的绝缘层与导体交界部分。

Figure 7. Temperature-dependent stress changes of two C-TSVs

图7. 温度相关的两种C-TSV应力变化

由图可知，针孔缺陷被施加升温载荷时，其内部热应力与无缺陷C-TSV总体保持类似趋势，随着温度的持续升高，内部热应力随之增加。具有针孔缺陷的C-TSV在绝缘层空洞与中心导体的交界处，其所受的应力比无缺陷的C-TSV更高，出现了明显的热失配现象。在热膨胀和泊松比的共同作用下，空气分散了中心导体受热膨胀时的部分应力，另一部分应力集中作用在缺陷中空隙部分与绝缘层的交界界面，导致该结构承受的应力远大于通常C-TSV受热时的应力膨胀。此外，由于绝缘层本身结构完整性的缺失，应力向介质层的传递能力下降，应力集中在整体绝缘层内部，其绝缘层平均应力分布高于120℃无缺陷C-TSV。

4.2. 热应力集中分布对C-TSV的影响

C-TSV绝缘层是评估C-TSV热可靠性评估的重要部分，其在制造及应用过程中起到稳定热应力的作用。然而升温载荷的施加会导致C-TSV绝缘层边缘能量释放率上升，当能量释放率超过Cu/SiO₂间的界面亲和力时，就会导致不可逆的界面分层开裂现象。图8引出两种C-TSV在不同温度下的应力比值变化情况来进行量化分析。

Figure 8. Comparison of stress changes of two C-TSVs at different temperatures

图8. 两种C-TSV在不同温度下的应力对比变化情况

由图8可知，升温载荷的施加降低了针孔缺陷C-TSV绝缘层抵抗应力形变的能力，环境温度越高，针孔缺陷对C-TSV热应力的影响越大。这可能出于工业设计，SiO₂层深宽比高于一般TSV深宽比，长期工作在高温环境下无法完全抵消Cu种子层的残余应力，而针孔缺陷的存在加剧了累积塑性形变对C-TSV中心导体热循环寿命的损耗。铜种子层在Cu/SiO₂交界层应力过于集中导致产生裂纹，裂纹随着热循环过程逐渐延伸，最终导致界面开裂。并且由于针孔缺陷的空隙存在，没有足够的绝缘层约束受热膨胀的中心导体铜种子层，铜种子层在径向拉伸应力的作用下产生剥离，对已沉积的铜导体结构产生破坏，C-TSV的热可靠性和结构完整性下降。

4.3. 应对C-TSV针孔缺陷的措施

现今常用的C-TSV缺陷应对以预防及检测为主。在设计方面，降低绝缘层深宽比，或者在绝缘层与铜种子层之间设置阻挡层。这两种方法可有效提高绝缘层所能承受的最大界面能量释放率。在前端工序方面，改良制作工艺如精确控制沉积参数及优化介质堆叠技术等，保证绝缘层的均匀沉积。在退火过程中，于120℃至300℃时进行实时检测，抑制铜种子层热循环过程中的热应力问题。此外，降低硅衬底厚度也可以降低绝缘层受到的热形变，但需要考虑阵列中其他C-TSV与当前C-TSV的等效直径比。同时对C-TSV制造时的监控设施进行改良，采用集成光学散射测量法监控C-TSV的制造过程。在制造完成之后，通常采用电学检测法，验证其散射参数(s-parameter)或电容电压变化关系等确认C-TSV的机械完整性。

5. 结论

本文对C-TSV针孔缺陷C-TSV的热应力变化情况进行了建模及仿真，并与无缺陷C-TSV的热应力仿真模型进行对比。利用COMSOL仿真软件模拟了20℃至120℃下各材料层热应力的变化趋势。同时，分析针孔缺陷出现的原因及其对C-TSV应用产生的影响。研究证明，针孔缺陷C-TSV的缺陷空隙部分会极大地加深C-TSV绝缘层与铜种子层之间的热分配失衡现象，呈现缺陷边缘应力集中现象，极端情况下可达1.2 × 10⁹ N/m²，为无缺陷C-TSV的4倍以上。并且随着升温载荷的施加，绝缘层缓解界面应力的能力将进一步下降，造成C-TSV界面出现裂纹、热循环寿命降低的隐患。最后，提出利用C-TSV深宽比等改变C-TSV结构的方法来对C-TSV进行针对性预防。本文的研究对于C-TSV的热应力分析及工业生产具有有效的参考价值，扩宽了C-TSV的检测与应用思路。