1. 引言
机载设备不但需要信息处理系统具备髙性能、高灵活、可扩展的特点，同时对系统体积、重量与功耗都有严格的限制 [1] [2]。传统的信息处理系统很难实现性能和体积、重量、功耗的均衡设计。可重构设计是一种全新的设计模式，能够根据实际功能需求动态配置电路的实现形式，可有效地提高计算控制系统的资源利用率和降低系统的体积、重量与功耗 [3] [4] [5] [6] [7]。采用传统的单处理器构架的机载信息处理系统越来越难以满足日益增长的应用需求 [8] [9] [10] [11] [12]。随着中美贸易战日益加剧，中西方半导体技术合作变得越来越困难，国外高端的信息处理器也越来越难以购买。因此，提高机载信息处理系统的可重构能力和国产自主能力具有非常重要意义。CPU和FPGA是国产自主研制的高性能处理器，具有非常强的数据处理和控制能力。本文采用CPU+FPGA可重构硬件平台设计技术，充分利用FPGA实时处理和CPU多核并行处理的能力，满足了机载高性能信息处理系统对实时大数据处理的需求。
2. 系统组成与功能
系统硬件采用CPU+FPGA可重构设计技术，主要包括数据处理CPU和FPGA模块、数据存储模块、程序配置模块和高速接口模块等(图1)。高性能CPU单核主频1.5 G，处理核心16核。高性能FPGA逻
Figure 1. Reconfigurable system based on CPU+FPGA
图1. CPU+FPGA可重构系统框图
辑门数3250万门。构架以CPU+FPGA为核心，FPGA通过PCIE接口实现与CPU的高速读写，并通过FPGA实现对CPU的上电控制。NorFLASH GD25Q256E用于FPGA启动与配置，NorFLASH GD25Q127用于CPU启动与配置，CPU外扩存储器DDR3。FPGA外挂JS88E1111千兆以太网接口，DDR3，预留GPIO、I2C、UART、GTX接口、PCIE接口等。
3. 系统硬件设计
3.1. Flash电路设计
NorFlash GD25Q256E和GD25Q127都外挂在FPGA上，其中GD25Q256E用于FPGA启动与配置，GD25Q127用于CPU启动与配置。上电时GD25Q127内的程序通过FPGA自动实现对CPU的加载，见图2。
3.2. DDR3电路设计
CPU 3个DDR控制器MEM0、MEM1和MEM2，每个控制器有16根地址线，3根BANK地址线，地址命令控制信号以CK为参照，通过39R电阻上拉到0.75 V。9个DM控制线配合9对DQS差分信号，可以控制72位位宽的数据，见图3。
3.3. 以太网电路设计
FPGA外挂JS88E1111千兆以太网接口，用于实现远程对CPU和FPGA的加载和调试，图4。
3.4. PCIE电路设计
CPU通过PCIE X4实现与FPGA的高速交换，CPU预留3个PCIE X8接口实现与外系统的数据交互，见图5。
4. 系统仿真
系统功能实现，高速DDR的设计尤为重要，功能前仿真和设计后仿真是关键的一个环节。FPGA初始化DDR控制器，时钟频率800 MHz，进行全地址读写测试，测试数据为随机数。初始化功能仿真见图6，FPGA读写DDR3功能仿真见图7，结果符合设计要求。
Figure 6. The function simulation of DDR3 initialization
图6. DDR3初始化功能仿真
Figure 7. The reading and writing function simulation of DDR3
图7. DDR3读写功能仿真
DDR3后仿真拓扑结构建模如图8。采用Ansys公司SIwave 2019R2版本与Cadence公司Sigrity SystemSI 2019版本工具分别对DDR3数据读写、地址、控制信号进行频域S参数提取和时域仿真分析 [13]，如图9~12，结果应符合JEDEC标准DDR3 (AC150/DC100)，判决标准分为单端信号、差分信号、地址/控制信号和时钟/数据/数据选通信号。
Figure 8. The time domain topology of DDR3
图8. DDR3时域仿真拓扑
单端信号的判决标准为：
VIH(ac)min = 0.9 V
VIH(dc)min = 0.85 V
VREF = 0.75 V
VIL(dc)max = 0.65 V
VIL(ac)max = 0.6 V
差分信号的判决标准为：
VIHdiff(ac)min = 0.3 V
VIHdiff(dc)min = 0.2 V
VILdiff(dc)max = −0.2 V
VILdiff(ac)max = −0.3 V
地址、控制信号过冲标准为：
上下过冲峰值：0.4 V
过冲区域面积：0.33 V-ns
时钟、数据、数据选通信号过冲标准为：
上下过冲峰值：0.4 V
过冲区域面积：0.13 V-ns
Figure 9. Reading and writing ODT wave comparison of DDR3
图9. DDR3写信号不同ODT波形对比
Figure 10. Reading and writing signal eye pattern of DDR3
图10. DDR3读信号眼图
Figure 11. Address signal time domain wave of DDR3
图11. DDR3地址信号时序波形
Figure 12. Control signal eye pattern of DDR3
图12. DDR3控制信号眼图
仿真结果表明，DDR3数据读写、数据选通、时钟、地址与控制网络的信号波形、眼图与时序参数均可满足设计要求，符合JEDEC标准DDR3 (AC150/DC100)。
5. 实验结果
根据系统需求设计测试系统，见图13。PC通过JTAG端口分别对DSP和FPGA的FLASH进行程序下载烧写，DSP和FPGA上电后自动load ROM中的程序运行，分别测试各自DDR存储读写功能，外围接口通过回环或者与PC通信进行测试。在高低温状态(−55℃~85℃)和温循状态(GJB548试验条件A，10次循环)，测试结果见表1，满足系统指标设计要求。
Figure 13. Material object system and test system
图13. 系统实物与测试系统
其中PCIE接口的设计关系到整个系统设计的成败。参照《PCI_Express_CEM_r2.0》中TX部分标准和RX部分标准进行系统PCIE协议的测试，测试结果如图14、图15。
6. 结论
相比于常规单处理器系统设计，本文采用CPU+FPGA异构多核技术，设计了一款可重构、高性能、自主的机载信息处理系统，CPU单核主频1.5 G、处理核心16核，FPGA逻辑门数3250万门。实验结果表明，该硬件系统满足可编程、全自主和高性能设计要求。该系统设计可靠，运行稳定。