基于FPGA的直扩体制复合维度信息传输技术设计与实现

Design and Implementation of Multi-Dimensional Information Transmission Technology for Direct Sequence Spread Spectrum Based on FPGAs

摘要: 为满足基于直扩体制的复合维度信息传输技术的工程化应用需求，针对多序列映射二维信息调制、多相关通道并行捕获和伪码跟踪过程进行理论分析的基础上，采用FPGA平台，对直扩体制复合维度信息传输信号的产生和接收关键功能电路进行设计和仿真实现。仿真结果证明设计实现的多序列映射二维信息调制模块可实现复合维度信息传输信号的产生功能，多相关通道并行捕获模块可实现对伪随机序列的正确捕获，跟踪模块可实现正确的伪码跟踪，极大提高了复合维度直接序列扩频技术的工程化水平，为复合维度直扩技术提供实践基础，具有较强的实际应用价值。

Abstract: This study aims to advance multidimensional information transmission technology using direct sequence spread spectrum for real-world engineering applications. This paper offers an in-depth theoretical analysis of multi-sequence mapping, two-dimensional information modulation, parallel acquisition of correlated channels, and pseudocode tracking. The project centers on designing and simulating key circuits for generating and receiving multidimensional transmission signals using a field-programmable gate array (FPGA) platform. Simulation results show that the multi-sequence mapping and two-dimensional modulation module effectively produces multidimensional transmission signals. Furthermore, the parallel acquisition module for multiple correlated channels accurately captures pseudo-random sequences, and the tracking module successfully performs pseudocode tracking. These advancements greatly improve the engineering capabilities of composite dimension direct sequence spread spectrum technology, offering a strong foundation and substantial practical value.

1. 引言

直接序列扩频(DSSS)技术是一种典型的扩频通信技术，其核心在于利用伪随机码对传输数据进行扩展处理，将原始信号的频谱扩展至更宽的频带，使其在信号传输过程中具备更强的抗干扰和抗截获能力。由于扩展后的信号具有噪声般的特性，不易被截获或识别，因此具有较高的通信保密性，被广泛应用于卫星通信、无线通信、导航通信系统、水声通信系统以及超宽带通信系统等领域[1]-[5]。

DSSS系统在抗干扰能力方面表现出色，但在传输速率和频谱利用率方面仍存在不足。为减小带宽并提高通信系统的信息传输效率，P.K. Eng研究团队提出了一种软扩频通信系统，核心机理是将高速数据信号与高速调制信号相乘，形成一个扩频信号，显著提高了信息传输能力。然而，当通信带宽增大时，软扩频系统在频带利用效率方面仍存在局限，无法满足某些需求。针对这一问题，文献[6]提出并行组合扩频通信方式，对软扩频算法进行改进，通过并行处理的方式，同时处理多个数据流处理，在系统带宽恒定条件下提高了通信效率，适用于频谱资源受限等场合。文献[7]提出了直扩体制的复合维度通信系统，基于并行组合扩频通信方式，建立了动态伪随机序列映射机制，在基于直接序列扩频体制传输第一维数据的同时，利用第二维数据经符号映射，选取对应扩频伪码进行扩频处理，在接收端将伪码进行分割同步，提高信息捕获速率。

现有技术均从理论角度验证了算法的正确性，未从实际应用角度设计实现接收机电路，为满足直扩体制复合维度信息传输技术的工程化应用需求。本文主要开展了以下工作：

1) 采用FPGA平台，对直扩体制复合维度信息传输信号产生和接收进行结构设计；

2) 对核心功能模块进行实现，并在xc7z010clg400芯片上进行功能验证。

通过本文研究为研制基于直扩体制复合维度信息传输技术通信系统提供工程基础。

2. 基于直扩体制的复合维度通信机理

基于直扩体制的复合维度通信技术具备多维信息传输能力，可在相同频谱资源下同时传输多路数据流。复合维度通信系统发送端原理框图如下图1所示。

Figure 1. Block diagram of the transmitter side of the composite dimensional communication system

图1. 复合维度通信系统发送端原理框图

发射方同时发送两维数据，一维数据$D_1\left(t\right)$ 作为基带数据传输，二维数据$D_2\left(n\right)$ 用于串并转换后选择伪随机序列传输。将一维数据与采用M选1的动态选取扩频伪码机制选择出的伪码序列异或完成扩频，最后进行射频发送。

发射端会同时生成和发送两维数据，一维数据$D_1\left(t\right)$ 以$R_1$ 速度进行传输，二维数据$D_2\left(n\right)$ 以$R_2$ 速度进行传输，发射端采用了一种动态选取扩频伪码机制，这种机制能够从一组预定义的伪随机序列中动态选择一个序列(M选1)，并将其与一维数据进行异或操作，选择出伪码序列为$P_m\left(n\right)$ ，其中m为伪码序列对应的通道数，码长为$N_c$ ，由此得到扩频伪码序列为：

$P_m\left(n\right)={\displaystyle \sum _{n=0}^{N_c-1}{p}_m}\left(n\right),p_m\left(n\right)\in \left\{-1,+1\right\}$ (1)

由二维数据$D_2\left(n\right)$ 选择伪码通道m，设$m=a$ 且这些扩频后的信号$P_a\left(n\right)$ 需经过射频发射模块进行发射，发送至接收端需载波$\cos \left(\omega n+\phi \right)$ 调制过程，由此可得到扩频调制后的信号$S\left(n\right)$ 为：

$S\left(n\right)=A\cos \left(2\pi f_{0}n+{\phi }_0\right)\left[D_1\left(n\right)\otimes P_a\left(n\right)\right]$ (2)

在直扩体制的复合维度接收机中，本地扩频伪码发生器需要生成与发送端同步的m条扩频伪码序列，设置m个相关器，将接收信号与m条本地扩频伪码序列进行相关运算。最终，从这些相关运算中选择具有最大相关峰值的通道作为唯一的输出通道，根据选择的扩频序列即可得到传输的二维数据。在m个伪码序列中找到对应的$P_a\left(n\right)$ 再进行异或运算，即可进行解扩得到传输的一维数据$D_1\left(n\right)$ 。如下图2为复合维度通信接收端原理框图。

令接收信号为$R_n$ ，A为载波幅度，$f_d$ 为频偏，${\phi }_d$ 为相位偏移，$n\left(n\right)$ 为干扰信号，$\tau$ 为信号传输延时，由此可得到接收信号表达式：

$R_n\left(n\right)=A\cos \left[2\pi \left(f_0+f_d\right)n+\left({\phi }_0+{\phi }_d\right)\right]D_1\left(n-\tau \right)P_a\left(n-\tau \right)+n\left(n\right)$ (3)

接收端首先需要对接收信号解调，解调输出信号$J\left(n\right)$ 表达式为：

$J\left(n\right)=R\left(n\right)\cos \left[2\pi \left(f_0+f_d\right)n+\left({\phi }_0+{\phi }_d\right)\right]$ (4)

Figure 2. Block diagram of the receiving end of the composite dimensional communication system

图2. 复合维度通信系统接收端原理框图

与发送端类似，接收端也需要生成伪随机序列。这个序列是接收端使用的已知伪码序列，与发送端的伪随机序列匹配。这个伪随机序列用于与接收到的信号进行相关计算。经过m路相关器模块完成相关计算结果$F_m$ 输出：

$F_m={\displaystyle \underset{0}{\overset{T}{\int }}J\left(n\right)P_m\left(n\right)\text{d}n}$ (5)

计算出最大的相关值$F_{\max }$ 并得到对应的伪码通道$m=i$ ：

$F_{\max }=F_{m=i}=Max\left(F_1,F_2,\cdots ,F_m\right)$ (6)

伪码同步捕获过程后，将伪码通道$m=i$ 的伪码序列$p_i\left(n\right)$ 异或便可得到解扩后可得到基带数据$D_1\left(n\right)$ 表达式为：

$D_1\left(n\right)=J\left(n\right)p_i\left(n\right)$ (7)

3. 总体设计

在深入分析直扩体制的信息传输技术理论模型基础上，基于FPGA平台，对直扩体制多维信息传输信号产生与接收电路进行结构设计。信号产生电路结构框图如图3所示。

从图3可以看出，直扩体制多维信息传输信号产生模块包含：两路数据产生模块，串并转换单元，伪码映射单元、直接数字频率合成器(direct digital synthesizer, DDS)以乘法器模块。

发送端主要功能是产生一维和二维数据，将输入二维数据数据通过串并转换模块实现伪码映射，选择出对应伪码序列进行异或扩频处理。最终将DDS模块产生的载波通过乘法器模块完成将信号射频发送。

Figure 3. Composite dimension direct sequence spread spectrum system signal generation structure diagram

图3. 复合维度直扩体制信号产生结构框图

直扩体制多维信息传输信号接收结构如图4所示。扩体制多维信息传输信号接收模块包含：解调模块、四路伪码产生模块、相关积分器模块、伪码相位调整模块及并串转换模块构成。

Figure 4. Composite dimension direct sequence spread spectrum system signal receiving structure block diagram

图4. 复合维度直扩体制信号接收结构框图

接收信号经过解调模块与载波信号进行相干运算，IQ两路通过低通滤波器滤除2倍频信号完成解调过程，进行4路搜索同步，包括伪码产生模块产生四路伪码序列、相关积分器模块计算相关值大小并比较以及伪码相位调整模块改变伪码序列的起始位置再进行相关积分运算。最终选择最大相关值的伪码通道作为后续扩频解调数据的位同步脉冲和码地址，同步信号得到第一路解扩输出数据，根据当前哪路伪随机码同步，得到二维并行数据，最终进行并串转换得到基带数据。

4. 发射机功能部件的设计

4.1. 时钟产生模块

每个子模块需要不同的时钟控制，包括基带数据产生模块、伪码产生模块、伪码采样模块及滤波器模块。系统时钟为50 M，对系统时钟进行256分频得到伪随机序列时钟，再对伪随机序列进行31分频，作为基带信号时钟，一个基带数据位传输31个伪随机码，对每个伪随机码采样8次，共248个地址。对于滤波器模块，需要对时钟信号进行16分频得到。时钟产生模块结构如下图5所示。

Figure 5. Clock generation module structure diagram

图5. 时钟产生模块结构图

4.2. 伪码产生模块

该系统使用的伪随机序列为Gold码。Gold码产生首先使用一个线性反馈移位寄存器[8] (LFSR)生成两个不同的m序列(通常称为m序列A和m序列B)。这些序列应当具有相同的周期和相位。之后将这两个m序逐位进行模2相加(即逐位进行异或运算)，生成新的序列Gold码构造如下图6所示。Gold码的结构相对简单，仅涉及两个LFS异或操作。这种结构的简单性有助于硬件和软件的实现，减少了系统的复杂性，提高了系统的可靠性[9]。Gold序列的构造逻辑图如图6所示。

两个5级m序列，周期为31，反馈系数分别为45和67，其反馈系数多项式分别为：

$G_1=X^5+X^2+1$ (8)

$G_2=X^5+X^4+X^2+X+1$ (9)

对应得到的算法结构如下图7所示。在FPGA开发工具中(Xilinx Vivado)，创建一个Distributed Memory Generator IP核。之后配置IP核：选择“Read Only Memory”模式(ROM模式)，并配置ROM的深度为256和宽度为1以匹配生成的伪随机序列长度和格式。最后加载生成的序列文件到IP核的初始化文件中。这些步骤使得伪随机序列可以高效地在FPGA设计中使用，提供了可重复且统计良好的随机数序列。本

Figure 6. Gold code construction logic diagram

图6. Gold码构造逻辑图

系统中使用了四组伪随机序列作为扩频序列，分别用Matlab生成在IP核中调用。

4.3. DDS模块设计

使用DDS IP核实现频率为1 MHz的载波输出，依据相位累加寄存器位宽存储离散正弦波的RAM，通过采样频率$F_c=50\text{MHz}$ 以及需要输出的信号频率$F_o$ 得到频率控制字M，公式如下所示。

$F_o=F_c\ast M/2^n$ (10)

4.4. 滤波器模块设计

滤波器表达式为

$y\left(k\right)={\displaystyle \sum _{n=0}^{N-1}a\left(n\right)x}\left(k-n\right),k=0,1,\cdots$ (11)

在Matlab的工具箱找到Filter Designer，设计时使用16倍的滤波器采样，设计64阶FIR滤波器，采样频率Fs = 50 MHZ/16 = 3.125 MHz，在Filter Designer主页面点击Set quantization parameters按钮，并设置字长为16位，使用Matlab生成.coe文件，导出用于Xilinx FIR IP核所需滤波器系数，配置IP核的参数，包括端口和位宽等。如下图7所示为滤波器幅频特性曲线。

5. 接收机功能部件的设计

5.1. 解调输出电路设计

为了解决2分频电路的设计难度，避免FPGA实现2分频，提出一种利用VCO/NCO同时产生相互正交的正弦波的改进平方环方式，该原理图如图8所示。

5.2. 四路同步电路设计

同步方案通常包括捕获和跟踪两个阶段，一路伪码同步电路模块由相关积分模块、伪码产生模块和伪码相位调整模块组成：

Figure 7. Filter amplitude-frequency characteristic curve

图7. 滤波器幅频特性曲线

Figure 8. Improved block diagram of square loop principle

图8. 改进的平方环原理框图

1) 相关积分模块由6路相关积分器组成，即I支路的超前、中间及滞相关积分器，以及Q支路的三路相关积分器，每路相关器只完成一个伪码周期$P_i\left(t\right)$ (相当于一个数据码元周期)的相关积分运算，将伪码序列$P_i\left(t\right)$ 和输入信号$D\left(t\right)P_i\left(t\right)$ 进行模2加运算，结构图如图9所示。

2) 伪码产生模块用于产生超前(相当于中间支路超前半个伪码码元周期)、中间及滞后(相当于中间支路滞后半个伪码码元周期)支路的伪码序列，同时输出伪码序列的位置信息，结构图如图10所示。

3) 伪码相位调整模块主要完成捕获和跟踪，需要根据相关积分器结果，实时调整本地伪码相位，最

Figure 9. Structure diagram of correlation integral module

图9. 相关积分模块结构图

Figure 10. Pseudo-code generation module structure diagram

图10. 伪码产生模块结构图

终使本地伪码相位与输入基带信号的伪码保持同步，结构图如图11所示。

本文有四路相关器，使用延迟锁相环中的超前支路和滞后支路两路相关累加器的平方和作为判断是否捕获到有用信号的依据同时设计四路时需要加入切换功能，依据锁定状态指示信号，判断是否锁定，都没锁定成功会进行滑动，若一路锁定成功，将这一路的扩频解调数据的位同步脉冲和码地址作为后续的同步信号，最后将相关器模块中的中间支路相关累加结果di_mid，当作扩频解调器输出信号。

Figure 11. Pseudo-code phase adjustment module structure diagram

图11. 伪码相位调整模块结构图

6. 硬件实现

采用ZYNQ开发板和AN108模块进行硬件实现。配置ADDA管脚，使用DA9708进行一路的DA转换输出，使用AD9280进行AD转换接收，ADDA位数为8位。如下图12为硬件图。

Figure 12. Hardware connection pictures

图12. 硬件连接图

发送端通过串并转换后信号选择一路gold序列输出并进行扩频如下图13(a)所示，其中user_pn为选择出的对应伪码序列、user1_data_d2为通过延迟锁存实现数据和伪随机序列对齐后的一维数据、ds_code为最终扩频后信号，之后需进行信号调制过程，如下图13(b)所示，dssscode为扩频后序列，m_axis_data_tdata为DDS模块产生的载波信号，psk为调制后的发送信号波形。

(a) 扩频后序列波形图

(b) 调制信号输出波形图

Figure 13. Transmitter signal waveform diagram

图13. 发送端信号波形图

接收端进行伪码捕获跟踪，根据相关累加值判决捕获状态，通过伪码地址平移观察相关器的输出。用ila观察相关输出，进行接收端伪码滑动捕获相关峰变化情况如下图14所示，mid变量表示四路相关累加结果变化图，可见在9.536 ms时刻相关值达到峰值完成捕获过程。

最后添加发送接收的发送端与接收端信号，s_data1为发送一维数据、r_data1为接收一维数据、s_data2为发送二维数据、r_data2为接收二维数据，由图15所示，通过一维数据与二维数据发送与接收信号对比可观察出发送与接收信号一致，证明此系统完成硬件实现过程。

Figure 14. Pseudo-code sliding capture correlation peak diagram

图14. 伪码滑动捕获相关峰值图

Figure 15. The final hardware sending and receiving result diagram

图15. 最终硬件发送与接收结果图

本系统与传统直扩体制对比，可在传输一维信息的同时映射传输二维信息，加快信息的传输速率，同时二维信息利用映射关系传输信息，可以达到隐性映射传输，对于未授权方而言，即使通过相关运算可以获取某时刻对应的扩频伪码，但由于其未知此方法中的映射规则，因此无法解映射得到二维信息，从而使得二维信息具有更好的隐蔽性和保密性。

7. 结论

本文基于理论模型，进一步采用Vivado平台设计基于FPGA的复合维度信息传输技术核心功能模块，实现包括伪码切换、串并转换及伪码捕获跟踪等核心功能，验证了复合维度信息传输技术的可行性，为该技术的实际应用奠定了坚实的工程化基础。在此基础上，将开展实验室条件下的原理样机研制。